FPGA開発時ハマったこと

使用ボードはArty-S7、ハードウェア記述言語はSystemVerilog

• 下位モジュールは別のファイルで定義する
• 下位モジュールを使用するときは名前を付けてインスタンス化しなければならない
• 条件分岐を利用するときは完全に記述すること(ifならelseまで、caseならdefaultまで)そうしないと合成がうまくいかないぽい